https://www.vhdl-online.de/ 2026-04-28T15:17:53+00:00 https://www.vhdl-online.de/ https://www.vhdl-online.de/_media/logo.png text/html 2017-01-31T11:27:43+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/and?rev=1485862063&do=diff AND gate Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : and_gate.vhd # -- # # -- # Schaltung : Mehrfach AND-Gatter mit parametrierbarer Anzahl # -- # von Ein… text/html 2017-01-26T16:13:18+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/arbiter_1?rev=1485447198&do=diff Arbiter(1) Parametereinstellung Eine kurze Funktions- und Schnittstellenbeschreibung. * Das Modell des Arbiters(1) ist durch die Angabe der angeschlossenen Module parametrisierbar (@BITBR). * Die n angeschlossenen Module erhalten jeweils nach spätestens n Taktzyklen einen 'grant' zugeteilt. text/html 2017-01-26T16:36:55+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/arbiter_2?rev=1485448615&do=diff Arbiter(2) Parametereinstellung Eine kurze Funktions- und Schnittstellenbeschreibung: * Das Modell Arbiter2 ist durch die Angabe der Anzahl n der angeschlossenen Module parametrisierbar (@BITBR). * Die n angeschlossenen Module erhalten jeweils nach spätestens n Taktzyklen einen 'grant' zugeteilt. text/html 2017-01-26T13:29:46+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/array-divider-multiplier?rev=1485437386&do=diff Array-Divider-Multiplier Parametereinstellung Eine kurze Funktions- und Schnittstellenbeschreibung: * Das Modell des Dividierers/Multiplizierers ist ein in der Bitbreite parametrisierbares (@BITBR) Modul zur Multiplikation oder Division zweier Operanden im 2'er-Komplement (vorzeichenbehaftet). text/html 2017-01-26T13:31:51+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/array-divider?rev=1485437511&do=diff Array-Divider Parameters A short interface specification: * The input widths of the model are parameterizable (@BITBR). * The inputs and outputs will have the same bit width. * The algorithm is implemented asynchronous without flipflops. [Array-Divider block diagram] Interface text/html 2017-01-26T16:37:25+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/asynchronous_fifo?rev=1485448645&do=diff Asynchronous FIFO Parametereinstellung Eine kurze Funktions- und Schnittstellenbeschreibung: * Das Modell ist in der Speichertiefe (@SPTF) und der Speicherbreite (@BITBR) parametrisierbar. * Das Einlesen von Daten erfolgt synchron zum anliegenden Taktsignal. text/html 2017-01-26T13:15:41+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/carry-lookahead-adder-subtractor?rev=1485436541&do=diff Carry-Lookahead-Adder-Subtractor with arithmetic overflow Parameters A short interface specification: * The model is parameterized over the bit width (@BITBR). * The model adds or subtracts depending on the input add_sub. * The model is not cascadable. text/html 2017-01-26T13:13:34+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/carry-lookahead-adder?rev=1485436414&do=diff Carry-Lookahead-Adder Parameters A short interface specification: * The model is parameterized over the bit width (“@BITBR”). * The sum is calculated with a carry-lookahead algorithm. * The adder is cascadable. [Carry-Lookahead-Adder block diagram] Ports a, b : parameterizeable binary values (bit arrays) Carry_in : carry of the adder before. s : sum computed by the adder carry_out : carry for the next adder. text/html 2017-01-31T11:11:09+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/d-flip-flop?rev=1485861069&do=diff D-Flip-Flop Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : d_ff.vhd # -- # # -- # Schaltung : D-Flip-Flops in waehlbarer Anzahl; mit demselben # -- # Takt… text/html 2017-01-31T10:59:57+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/demux?rev=1485860397&do=diff DEMUX Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : demux.vhd # -- # # -- # Schaltung : Demultiplexer mit parametrierbarer Anzahl von Datenein- # -- # gaenge und… text/html 2017-01-31T11:41:38+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/jk-flip-flop?rev=1485862898&do=diff JK-Flip-Flop Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : jk_ff.vhd # -- # # -- # Schaltung : JK-Flip-Flops in waehlbarer Anzahl; mit demselben # -- # Tak… text/html 2017-01-31T15:15:59+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/mux?rev=1485875759&do=diff MUX Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : mux.vhd # -- # # -- # Schaltung : Multiplexer mit parametrierbarer Anzahl von Datenaus- # -- # gaenge und p… text/html 2017-01-31T15:21:34+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/nand?rev=1485876094&do=diff NAND gate Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : nand_gate.vhd # -- # # -- # Schaltung : Mehrfach NAND-Gatter mit parametrierbarer Anzahl # -- # von Ei… text/html 2017-01-31T15:26:00+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/nor?rev=1485876360&do=diff NOR gate Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : nor_gate.vhd # -- # # -- # Schaltung : Mehrfach NOR-Gatter mit parametrierbarer Anzahl # -- # von Ein… text/html 2017-01-31T15:36:12+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/or?rev=1485876972&do=diff OR gate Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : or_gate.vhd # -- # # -- # Schaltung : Mehrfach OR-Gatter mit parametrierbarer Anzahl # -- # von Eing… text/html 2017-01-25T13:48:37+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/package?rev=1485352117&do=diff Package -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : pack_local.vhd # -- # # -- # Beschreibung: PACKAGE fuer die VHDL-Modellbibliothek # -- # … text/html 2017-02-01T09:11:19+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/parity-generator?rev=1485940279&do=diff Parity-Generator Parametereinstellung Eine kurze Funktions- und Schnittstellenbeschreibung: * Das Modell ist in der Bitbreite (@BITBR) parametrisierbar. * Das Moddell überprüft ob ein Datenstrom gerade oder ungerade ist. [Parity-Generator block diagram] Schnittstellen * text/html 2017-03-10T13:07:37+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/start?rev=1489151257&do=diff Synthesizeable VHDL-Model-Library In-House We have implemented parameterizeable VHDL models and Testbenches. You type in the portwidth and receive the synthesizeable VHDL description (and the accordingly testbench and a trace file for the SYNOPSYS VHDL-simulator). text/html 2017-02-01T09:08:43+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/synchronous_counter_with_hard_upper_limit?rev=1485940123&do=diff Synchronous counter with hard upper limit Parametereinstellung Eine kurze Funktions- und Schnittstellenbeschreibung: * Bei diesem Modell handelt es sich um einen synchronen Auf-/Abwärtszähler dessen obere Grenze (@MAX) fest eingestellt werden kann. (Modulo Zähler) text/html 2017-01-26T15:35:26+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/synchronous_fifo?rev=1485444926&do=diff Synchronous FIFO Parametereinstellung Eine kurze Funktions- und Schnittstellenbeschreibung: * Das Modell ist in der Speichertiefe (@SPTF) und der Speicherbreite (@BITBR) parametrisierbar. * Ein- und Auslesen erfolgt erfolgt bei einer positiven Flanke des anliegenden Taktsignals text/html 2017-02-01T09:09:47+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/synchronous_loadable_counter?rev=1485940187&do=diff Synchronous Loadable Counter Parametereinstellung Eine kurze Funktions- und Schnittstellenbeschreibung: * In der Bitbreite (@BITBR) parametrisierbarer synchroner Auf-/Abwärtszähler mit synchronen ladbarem Zählerinhalt. [Synchronous Loadable Counter] Schnittstellen * takt : Taktsignal text/html 2017-02-01T09:07:35+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/synchronous_separable_counter_with_loadable_upper_limit?rev=1485940055&do=diff Synchronous separable counter with loadable upper limit Parametereinstellung Eine kurze Funktions- und Schnittstellenbeschreibung: * Bei diesem Modell handelt es sich um einen synchronen Auf-/Abwärtszähler dessen obere Grenze fest eingestellt werden kann und über den Eingang 'test' in kleine Zähler unterteilbar ist, die jeweils die gleiche parametrisierbare Breite besitzten. text/html 2017-01-31T10:23:34+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/t-flip-flop?rev=1485858214&do=diff T-Flip-Flop Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : t_ff.vhd # -- # # -- # Schaltung : T-Flip-Flops in waehlbarer Anzahl; mit demselben # -- # Takt… text/html 2017-01-31T11:27:00+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/tb_gate?rev=1485862020&do=diff -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : tb_gate.vhd # -- # # -- # Schaltung : Testbench fuer Einfach-Gatter mit parametrierbarer # -- # Anzahl von Eingaengen … text/html 2017-01-31T11:26:05+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/trace_gate?rev=1485861965&do=diff tr tb_daten_ein tr tb_y text/html 2017-01-31T11:26:41+00:00 Anonymous (anonymous@undisclosed.example.com) https://www.vhdl-online.de/synthesizeable_vhdl-model-library/xor?rev=1485862001&do=diff XOR gate Model -- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : xor_gate.vhd # -- # # -- # Schaltung : Mehrfach EXOR-Gatter mit parametrierbarer Anzahl # -- # von Ein…