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-- # Project    :    VHDL-Modellbibliothek				      #
-- #                                                                          #
-- # Filename   :    or_gate.vhd                                              #
-- #                                                                          #
-- # Schaltung  :    Mehrfach OR-Gatter mit parametrierbarer Anzahl           #
-- #                 von Eingaengen                                           #
-- #                                                                          #
-- # Modell	:    or_gate                                                  #
-- #                                                                          #
-- # Designer   : Wolfgang Sehr; ueberarbeitet von Stefan Schmechtig          #
-- # Abteilung  : Lehrstul fuer rechnergestuetzten Schaltungsentwurf          #
-- # Datum      : 28.03.1995                                                  #
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-- #                        IEEE PACKAGES                                     #
-- ############################################################################
   Library IEEE;
   use IEEE.std_logic_1164.all;
   use IEEE.std_logic_arith.all;
-- ############################################################################


ENTITY or_gate IS
	GENERIC ( X: INTEGER :=  @BITBR       -- X: Bitbreite des Gatters
	        );
	PORT	(${EING}
		 y	     	: OUT STD_LOGIC
		);

	-- or_ein_x		: x-ter Eingang des OR-Gatters
	--			:
	-- y			: Ausgang des OR-Gatters
	
END or_gate;

ARCHITECTURE dataflow OF or_gate IS
SIGNAL daten_ein		: UNSIGNED((X-1) DOWNTO 0);

	-- daten_ein		: internes Signal fuer Eingangsdaten

BEGIN
    @EING_ZUW
	

    PROCESS(daten_ein)
    VARIABLE erg		: STD_LOGIC;
    BEGIN
	erg := '0';

        FOR i IN 0 TO (X-1) LOOP
	   erg := erg OR daten_ein(i);
	END LOOP;

	y <= erg;
    END PROCESS;

END dataflow;

CONFIGURATION CFG_or_gate OF or_gate IS
   FOR dataflow
   END FOR;
END CFG_or_gate;