-- ############################################################################ -- # Project : VHDL-Modellbibliothek # -- # # -- # Filename : and_gate.vhd # -- # # -- # Schaltung : Mehrfach AND-Gatter mit parametrierbarer Anzahl # -- # von Eingaengen # -- # # -- # Modell : and_gate # -- # # -- # Designer : Wolfgang Sehr; ueberarbeitet von Stefan Schmechtig # -- # Abteilung : Lehrstul fuer rechnergestuetzten Schaltungsentwurf # -- # Datum : 28.03.1995 # -- ############################################################################ -- ############################################################################ -- # IEEE PACKAGES # -- ############################################################################ Library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; -- ############################################################################ ENTITY and_gate IS GENERIC ( X: INTEGER := @BITBR -- X: Bitbreite des Gatters ); PORT (@EING y : OUT STD_LOGIC ); -- and_ein_x : x-ter Eingang des AND-Gatters -- : -- y : Ausgang des AND-Gatters END and_gate; ARCHITECTURE dataflow OF and_gate IS SIGNAL daten_ein : UNSIGNED((X-1) DOWNTO 0); -- daten_ein : internes Signal fuer Eingangsdaten BEGIN ${EING_ZUW} PROCESS(daten_ein) VARIABLE erg : STD_LOGIC; BEGIN erg := '1'; FOR i IN 0 TO (X-1) LOOP erg := erg AND daten_ein(i); END LOOP; y <= erg; END PROCESS; END dataflow; CONFIGURATION CFG_and_gate OF and_gate IS FOR dataflow END FOR; END CFG_and_gate;