VHDL Modellbibliothek

Parametereinstellung für einen FIFO-Speicher (FIFO 2) (asynchron)

Eine kurze Funktions- und Schnittstellenbeschreibung:

Das Modell ist in der Speichertiefe und der Speicherbreite parametrisierbar. Das Einlesen von Daten erfolgt synchron zum anliegenden Taktsignal. Das Auslesen von Daten erfolgt asynchron zum anliegenden Taktsignal, wobei sich das am Ausgang anliegende Datum dann jeweils bei einer positiven Takflanke ädern kann, sofern das Signal 'shift_out' für diesen Zeitraum anliegt.

Schnittstellen:

takt : Taktsignal für die Zähler innerhalb des FIFOs
shift_in : mit Aktivierung diese Signals zeigt ein angeschlossenes Modul an, daß es gültige Daten an den Eingang des FIFOs angelegt hat.
input_ready : FIFO signalisiert damit, daß es bereit ist, Daten aufzunehmen.
data_in : Vektor für die Eingabedaten
master_reset : Rücksetzsignal für gesamtes FIFO
output_enable : FIFO signalisiert damit, daß es bereit ist, Daten auszugeben
data_out : Vektor für die Ausgabedaten
shift_out : mit Aktivierung dieses Signals zeigt ein angeschlossenes Modul an, daß es Daten aus dem FIFO auslesen möchte
output_ready : FIFO signalisiert damit, daß es bereit ist, Daten auszugeben

Bitte geben sie den Filenamen ohne die Erweiterung '.vhd' an

   Filename (ohne.vhd):

Bitte geben Sie einen Integerwert für die gewünschte Bitbreite im Modell ein:

   integer Wert       :

Wie viele Speicherplätze der eingegebenen Bitbreite soll das FIFO enthalten?

Bitte geben Sie einen Integerwert für die gewünschte Speichertiefe ein:

   integer Wert       :

Sollen die Testbench und die Trace-Datei auch mit erzeugt werden?

   Ja(j) oder Nein(n)?: